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北京大學(xué)黃如院士團(tuán)隊(duì)在“存內(nèi)計(jì)算AI芯片”領(lǐng)域取得重要成果

來(lái)源: 愛(ài)集微   日期:2022-03-31  責(zé)編: 殷緒江  
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   據(jù)北大集成電路學(xué)院消息,在IEEE國(guó)際固態(tài)電路會(huì)議上,北京大學(xué)集成電路學(xué)院與人工智能研究院黃如院士——燕博南助理教授課題組關(guān)于存內(nèi)計(jì)算的的學(xué)術(shù)文章《A 1.041Mb/mm2 27.38TOPS/W Signed-INT8 Dynamic Logic Based ADC-Less SRAM Compute-In-Memory Macro in 28nm with Reconfigurable Bitwise Operation for AI and Embedded Applications》收錄于“Session 11 存內(nèi)計(jì)算與SRAM”專題。
   據(jù)介紹,該工作提出高效的無(wú)ADC架構(gòu)SRAM存內(nèi)計(jì)算加速引擎,基于28nm工藝搭建模塊可以達(dá)到27.38TOPS/W@INT8的高能效比,同時(shí)實(shí)現(xiàn)高達(dá)1.041Mb/mm2密度,達(dá)到國(guó)際領(lǐng)先指標(biāo)并實(shí)現(xiàn)技術(shù)突破。合作者有北京蘋芯科技有限公司、NeoNexus Group與杜克大學(xué)。課題組獲得了北京大學(xué)人工智能研究院、北京蘋芯科技等資助。
   據(jù)悉,存內(nèi)計(jì)算芯片主要用于深度學(xué)習(xí)網(wǎng)絡(luò)中海量乘加計(jì)算的加速。課題組還利用原型芯片進(jìn)行了常見的神經(jīng)網(wǎng)絡(luò)的實(shí)際演示,在ISSCC的演示環(huán)節(jié)受到廣泛好評(píng)。




 

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